Rejoignez notre équipe en tant qu'Ingénieur Vérification Asic R&D. Vous participerez à la vérification d'un ASIC complexe en utilisant les méthodologies de vérification fonctionnelle. Vous travaillerez en étroite collaboration avec les équipes d'architecture et de design logique, et serez responsable de la rédaction des spécifications de vérification, des plans de test, du développement des environnements de vérification, et de l'analyse des erreurs de simulation. Vous devez avoir une expérience concrète et réussie dans la vérification de SoC/ASIC et IP complexes, ainsi qu'une connaissance des outils de simulation et de suivi de couverture.
Description du profil :
Votre profil :
- Expérience concrète et réussie à la vérification de SoC/ASIC et IP complexes.
- Experience avec la méthodologie de vérification UVM.
- Expérience en développement d’environnements de vérification Constraint-Random/Coverage-Driven en SystemVerilog/C++ (drivers/ monitors, tests aléatoires contraints, checkers auto-vérifiants et modèle de couverture en SystemVerilog-Covergrourp/SVA) et maitrise de la programmation orientée objet
- Connaissance des outils de simulation et de suivi de couverture
- Efficacité dans la résolution de problèmes par l’identification rapide de leur cause fondamentale et par l’élaboration de correctifs ou contournements.
Vos compétences personnelles
- Un bon relationnel : Excellentes compétences en communication verbale et écrite. Vous savez passer d’une tâche à l’autre et gérer les interruptions ;
- Un esprit d'équipe : Capacité à travailler de manière collaborative avec des équipes. Vous savez travailler au plus près des développeurs tout en gardant votre libre arbitre ;
- Une capacité à switcher du français à l’anglais en temps réel et de manière professionnelle dans le cadre d'animation d’ateliers, de réunions, de rédaction